Reduced instruction set computing

Fran Wikipedia

Den har artikeln behover kallhanvisningar for att kunna verifieras. (2020-04) Atgarda genom att lagga till palitliga kallor (garna som fotnoter). Uppgifter utan kallhanvisning kan ifragasattas och tas bort utan att det behover diskuteras pa diskussionssidan.

RISC ar en akronym for reduced instruction set computing (alternativt load-store arkitektur som ar ett mer korrekt namn). RISC-principerna utvecklades av IBMs Watson Research Center mellan 1975 och 1979 nar den forsta RISC-processorn med namnet 801 levererades.

RISC ar en klass av processorarkitekturer som bygger pa att processorns instruktioner ar enkla, regelbundna och (idealiskt) lika langa. Det blir da latt att ordna sa att nastkommande instruktion kan hamtas samtidigt som foregaende instruktioner avkodas och utfors. Nackdelen ar att det typiskt kravs ett antal sadana instruktioner for att utfora samma jobb som en icke-RISC instruktion. Det som anda gjorde RISC-principen meningsfull var att detta kunde kompenseras genom att:

• En instruktion kunde paborjas nastan varje klockcykel.
• Processorerna kunde goras enkla med farre logiknivaer och klockfrekvensen kunde darigenom lattare hojas.
• De transistorer som sparades pa enklare logik anvandes for snabba cacheminnen som ocksa bidrog till hogre mojliga klockfrekvenser.
• Ett stort antal likadana processorregister gjorde det mojligt att effektivt kombinera de enkla instruktionerna.

Det fanns aven andra faktorer, positiva och negativa, men detta ar en forenklad framstallning.

De tidigare arkitekturerna (och deras efterfoljare) fick retroaktivt den kollektiva etiketten CISC (Complex Instruction Set Computer), nagot som i manga fall var ganska missvisande eftersom enklare sadana konstruktioner (till exempel 8080) kunde ha bade farre instruktioner och enklare adresseringsmoder an avancerade RISC-arkitekturer. Av detta skal ar load-store arkitektur en mer traffande benamning an "RISC" eftersom det syftar pa ett av de centrala karaktarsdragen: att endast load- och store-instruktioner laser och skriver data till minnet, medan aritmetiska operationer och tester maste goras via processorregister.

Genom drastiskt fallande kostnader per transistor har det sedan 1980-talet blivit successivt allt mer ekonomiskt att inkorporera bade mer logik samt stora och snabba lasminnen (for avkodning) i mikroprocessorer; aven processorer som inte ar av typen RISC (alltsa load-store) har darigenom fatt en liknande parallell instruktionshamtning, avkodning och exekvering. Ett tidigt exempel pa en sadan implementering ar i486, andra exempel ar eZ80 och ZNEO. For inbyggda system (ej persondatorer) har dagens snabba statiska RAM aven gjort att bra prestanda kan uppnas utan cacheminnen, nagot som var praktiskt omojligt for (de tidiga) RISC-datorerna.

• ARM, MIPS, SPARC, 88000, DEC Alpha, PA-RISC, PowerPC, PIC, AVR, SuperH, RISC-V

• CISC
• Datorarkitektur
• VLIW

• Wikimedia Commons har media som ror Reduced instruction set computing.
  Bilder & media

Hamtad fran "https://sv.wikipedia.org/w/index.php?title=Reduced_instruction_set_computing&oldid=58295204"

Kategori:

• Processorarkitekturer

Dolda kategorier:

• Artiklar som behover kallor 2020-04
• Alla artiklar markta med mallen kallor
• Alla artiklar som behover kallor